如何评价AMD最新一代MI450系列GPU？

7月23日旧金山 Advancing AI 2026 上，苏姿丰公布的 MI455X 带着一个有趣的信号。这颗 GPU 的峰值 FP4 算力相比上一代 MI355X 翻了两番，达到 40.26 PFLOPS，而 AMD 官方对计算资源的计数从 MI355X 的 256 CU 改成了 MI455X 的 256 WGP（Work Group Processor，工作组处理器），数字相同，统计单位和内部结构都变了 [AMD-WP][CCE]。低精度峰值翻四倍却看不出计算资源在数量上的扩张，意味着代际红利来源于两条路线：单个 WGP 在低精度下能算多快，以及数据能以多高的效率喂到矩阵单元。这个选择牵出的是 CDNA 架构十五年来最大的一次执行模型重写。

（万字长文，深度解析）

一、CDNA 5 更新了整个执行架构

从 2011 年的 Tahiti 到 CDNA 4 的 MI350 系列，AMD 计算加速器的底层执行模型大框架沿用了将近十五年，基本执行单元都是 Wave64 SIMD16，一条指令要凑齐 64 个工作项才能满发射。这套设计碰上现在 AI 模型里分支密集、张量 tile 尺寸不规整的算子，wavefront 经常填不满，寄存器压力也大。

CDNA 5 做了一件芯片公司少有的改动。按 Chips and Cheese 的现场拆解分析，新的执行模型组织方式与消费级 RDNA 4 的 Wave32 双发射设计接近 [CCE]。新的基本单元叫 WGP，每个 WGP 里是四个双发射的 Wave32 SIMD32 单元加四个标量单元，单周期完成 256 个 packed FP32 运算（FMA 下 512 FLOPS）。wavefront 宽度从 64 窄化到 32，并且彻底取消了对 Wave64 的支持 [AMD-WP]。窄 wavefront 换来更低的指令延迟、更小的分支发散惩罚，代价是同样物理容量的寄存器文件要服务更多 wave，所以 AMD 同时把单 wave 可寻址的 VGPR（向量通用寄存器）扩到 1024 个，是 MI355X 的四倍，每个 SIMD 同时驻留的 wave 数翻倍到 64 [AMD-WP]。这是一组联动的取舍，窄 wave 换延迟，宽寄存器换并发，合起来才能提高单个 WGP 的实际吞吐。

矩阵单元也重做了。每个 WGP 配四个矩阵单元，按 2.4 GHz 和 256 WGP 折算回 40.26 PFLOPS 的官方峰值，整个 WGP 每周期可完成约 65536 个 FP4 操作 [CCE][AMD-WP]。CDNA 5 还新增了 tanh 指令，加上超越函数单元吞吐相对 CDNA 4 翻倍，softmax 这类 attention 里绕不开的算子直接受益 [TWH]。把这些加起来看，CDNA 5 的算力红利几乎全部集中在 FP4 和 FP8 两条低精度路径上，FP32、FP64 这些传统精度只靠 SIMD 宽度从 16 拉到 32 来获得提升 [CCE]。算力分配本身就表明了定位，MI455X 是给前沿大模型训练和大规模推理用的。需要硬件 FP64 的主权 AI 和科学计算，AMD 单独留了 MI430X，提供 288 TFLOPS 的硬件 FP64 [ZHI]。

从 Ispass 2024 上对 AMD Matrix Core 的系统评测可以看出，AMD 从 CDNA 3 开始就在持续加码矩阵核心的能效和可编程性 [A1]，CDNA 5 把这个方向推到了一个极端。

二、数据跟不上算力，矩阵单元就空转

把单个 WGP 的矩阵吞吐提高到 65536 ops/cycle 之后，瓶颈立刻从计算转移到内存子系统。矩阵单元空转的现象在 GEMM（通用矩阵乘法）里最明显，算 C=A×B 时如果每个 wavefront 都得各自去 HBM 把 A 矩阵的同一个 tile 读一遍，同一段数据在片上被重复读了 N 次。

CDNA 5 的相应改进是砍掉上一代的大容量 Infinity Cache，换成两个分布在 FCD（Fabric 与缓存裸片）里的 96 MB 共享 L2，合计 192 MB [AMD-WP]。两个 L2 各自缓存整个 GPU 地址空间，靠 Infinity Fabric 保持一致性。单独看一个 FCD 上的 L2，它的带宽就是 MI355X 整体 Infinity Cache 聚合带宽的 1.5 倍，两个加起来是 3 倍 [TWH]。这个改动的实质是把“用大容量 SRAM 兜底带宽不足”换成“用更高带宽的 L2 直接服务计算”。

L2 到 WGP 之间还加了一个 Broadcast Arbitrator。它替代了 RDNA 4 里的 GL1 缓存，位置上移到 Shader Engine 级别，既做 write-combine 又做多播放大 [CCE]。结合 GEMM 的工作机制看，过去每个 wavefront 各自从 HBM 把 A 矩阵同一个 tile 取进自己的 LDS（本地数据共享），CDNA 5 允许一次多播读取，把 A 的一个 tile 从 L2 取一次，再由 Broadcast Arbitrator 复制进所有相关 WGP 的 LDS [AMD-WP]。AMD 官方称这是“带宽放大”，但放大发生在 L2 之后，L2 和 HBM 的物理带宽并没有变，省下来的是冗余的 cache 读和芯粒间链路流量 [CCE]。每个 WGP 还配了自己的 TDM（Tensor Data Mover），CDNA 5 这代可以绕过中间 cache，直接在 LDS 和 DRAM 之间异步搬数据 [TWH]。这种数据搬运与计算充分重叠的设计，目标就是把矩阵单元的空闲气泡挤掉。

总体来看这套内存子系统：12 个 HBM4 堆栈，每堆 36 GB，2048 bit 总线，23.3 TB/s 峰值带宽，432 GB 总容量 [AMD-WP]。HBM4 把接口位宽从 HBM3e 的 1024 bit 翻倍到 2048 bit，这是带宽能跳到 23.3 TB/s 的物理基础 [AMD-WP]。

23.3 这个数字需要和早期报道区分开，CES 2026 上公布的还是 19.6 TB/s，以 2026 年 7 月最新 MI455X 官方资料为准已上调到 23.3 TB/s [ITH][AMD]。

当前 12-Hi 36GB 的 HBM4 堆栈单堆带宽在 2 TB/s 量级，12 堆叠在工程上合理 [HBM]。据供应链媒体判断，2026 年三大原厂的 HBM 产能基本售罄，MI455X 的出货节奏某种程度上会被 HBM 供给卡住 [HBM]。

三、3.5D 封装让 2nm 只用在该用的地方

MI455X 的另一重身份是全球首款 2nm GPU，但不是整颗芯片都是2nm [ITH]。这是先进封装时代的工艺经济学：2nm GAA（环绕栅极）晶圆贵且产能有限，应该只用在密度和性能收益最高的计算芯粒上。封装结构是典型的 3.5D 异构设计。

• 8 个 XCD（Accelerator Complex Die）采用台积电 N2 工艺，通过 3D 混合键合（hybrid bonding）堆叠在 2 个 FCD 之上，构成 SoIC 模块；
• FCD 和 I/O Die 采用 N3P 工艺；
• 围 12 个 HBM4 堆栈和 I/O Die 通过 CoWoS-L 互连 [AMD-WP]。

这里有个流传很广的误解需要澄清，部分中文媒体援引发布会幻灯片称 MI455X 只有 4 个 XCD，但 AMD 官方 CDNA 5 白皮书明确写的是 “8 Accelerator Complex Die (XCD) chiplets”，每个 XCD 含 32 个 WGP，8 个 XCD 才能凑出 256 个 WGP [AMD-WP]。4 这个数字来自发布会示意图对结构的简化呈现。

CoWoS-L 相对 MI300/MI350 系列用的 CoWoS-S 是一次实质性的封装路线切换。CoWoS-S 依赖一整块大型硅中介层，CoWoS-L 改成在有机基板里嵌入局部硅桥 [ZHI]。这个改动的工程意义在于它能支持比 MI355X 更大的封装面积。台积电在 2026 年技术论坛披露已量产 5.5 倍光罩尺寸的 CoWoS，良率超过 98% [N2]。据供应链和媒体估算，CoWoS-L 2026 年目标月产能约 3 万片，hybrid bonding 设备交期 12 到 18 个月，NVIDIA、AMD、苹果都在抢同一条产线 [N2]。AMD 把封装里不同互连做了精细分级，XCD 和 L2 之间要极高带宽极低延迟，用 3D 互连；其他对延迟容忍度高的连接走 2.5D 横向互连 [ZHI]。2nm 工艺量产初期良率在 55% 到 65% 区间，据行业估计每片晶圆报价约 3 万美元 [N2]，这也是 MI455X 必须用直接液冷、整机架 Helios 功耗达到 225 到 245 kW 的成本背景 [QQ]。

四、Split DMA 让软件不用懂硬件拓扑

讲完单芯片，MI455X 让 AMD 有资格谈整机性能的，是一组系统级设计决策，其中最容易被忽视的是 DMA 重构。

过去的 GPU DMA 架构里，软件可见的 DMA 队列和物理 DMA 引擎绑死。软件发起一次数据搬运，要自己理解虚拟地址如何映射到物理地址，知道数据落在哪个 HBM 堆栈、引擎在芯片什么位置、纵向扩展链路从哪个物理端口出去。这件事在单卡时代尚可应对，到了 72 张 GPU 组成的 load/store 域里就成了软件团队的沉重负担。

CDNA 5 把 DMA 拆成前后端 [AMD-WP]。前端是软件可见的逻辑接口，后端是了解 GPU 内部物理位置、显存分布和外部链路位置的执行引擎。软件只管提交工作项，系统自动拆分并在多个 DMA 后端之间负载均衡，可减少通信软件直接管理物理拓扑的负担 [AMD-WP]。这对 ROCm 这类软件生态相对弱势的厂商价值尤其大。同样的思路也体现在 NUMA 与分区上，整颗 GPU 可以作为一个大型 NUMA 域，也可以拆成两个 NUMA 域各自使用相邻 L2 和 HBM，还能虚拟化成 1 到 8 个逻辑 GPU，由硬件负责显存隔离 [AMD-WP]。这些功能决定了 Helios 机架能不能被多种工作负载共享、能不能在用户之间安全切片。

五、Helios 把 72 张卡焊成一个相干域

上面这些芯片级技术都是为 Helios 这台机器服务的，而 Helios 是这一代的主角。

Helios 是一个 72 GPU 的整机架系统，整架提供 2.9 EFLOPS 的 FP4 算力、31 TB HBM4、聚合 1.67 PB/s 显存带宽、260 TB/s 纵向扩展带宽、43 TB/s 横向扩展带宽 [AMD-WP]。机架采用 OCP Open Rack Wide 规范，1.2 米宽 1.3 米深，18 个计算托盘加 6 个交换托盘，每个计算托盘是 1 颗第六代 EPYC Venice CPU 配 4 颗 GPU [AMD-WP]。1 比 4 这个配比是 AMD 在 GPU 密度和 Host CPU 能力之间做的平衡，现场被追问时 AMD 的回应是 Venice 单颗的核心数、内存容量和 I/O 能力足以支撑 4 颗 GPU [QQ]。

这个规模的单一 load/store 域是 AMD 历史上第一次做出来。在 Helios 之前，MI355X 所谓的“128 GPU 机架”实际上是 16 个 8 卡 UBB 服务器塞在一个机柜里，GPU 一旦出了自家 UBB 域就只能走 400 Gbit/s 以太网 [SA1]。SemiAnalysis 在特定拓扑和软件版本下测算，对 MoE 模型最关键的 all-to-all 操作，MI355X 跨节点通信比 GB200 NVL72 慢 18 倍 [SA1]。由 AMD 委托、Signal65 执行的测试也指向同一个方向，GB200 NVL72 跑 DeepSeek-R1 MoE 的吞吐是同规模 MI355X 集群的 28 倍 [SIG]。这就是 MI355X 那一代无法在机架级和 NVIDIA 竞争的根本原因。

慢在哪？张量并行（TP）把单层矩阵切到多卡上算，前向和反向每一步都要 all-reduce 同步，通信完全暴露在执行的关键路径上，必须待在高带宽域里 [SUP]。专家并行（EP）在 MoE 模型里要把 token 动态路由到不同专家，依赖 all-to-all，通信图是动态细粒度的 [SUP]。过去八年单卡算力和互联带宽的增速剪刀差让通信在训练耗时里的占比越来越高 [SUP]。NVIDIA 的 NVL72 和 AMD 的 Helios 把 72 张卡纳入一个高带宽域，目的就是让 TP 和 EP 能扩展到节点之外而不跨过慢速的横向扩展网络 [SUP]。MI455X 加 Helios 要解决的正是这个问题。

六、机架高速互联及协议层更新

Helios 的纵向扩展网络叫 UALoE，全称 Ultra Accelerator Link over Ethernet。AMD 官方资料显示，每个 MI455X 提供 36 个 400 Gbit/s 链路，每链两路 200G 以太网 lane，单 GPU 双向 3.6 TB/s，整架 72 GPU 组成单交换跳、多平面的 load/store 域，聚合 260 TB/s [AMD-WP]。这个 load/store 域让 72 张卡的显存在软件看来是一个统一的地址空间，集合通信不必跨横向扩展网络。

UALink 是 2024 年由 AMD、Broadcom、Google、Intel、Meta、微软等发起的开放互联标准，对标 NVIDIA 的 NVLink。UALink 200G 1.0 在 2025 年 4 月发布，每通道 200 GT/s，单 Pod 支持 1024 个加速器，采用 load/store/atomic 内存语义协议 [UAL]。UALink 1.0 规范第 1.5 节明确，标准不提供加速器之间的 snoop-based hardware coherence，跨加速器的缓存一致性由软件在 kernel 边界维护 [UAL]。这是它“轻量交换机、低芯片面积开销”的设计代价。

NVIDIA 这边，官方公开的 NVLink 6 提供 3.6 TB/s 每卡，Vera Rubin NVL72 用 NVSwitch 做 72 GPU all-to-all，整架 260 TB/s；CPU 与 GPU 之间的硬件一致性由 NVLink-C2C 提供 [NV]。

需要区分的是，NVIDIA 官方把 NVSwitch 描述为 scale-up fabric，GPU 之间的 cache coherence 细节并未在公开资料里完整披露，不宜简单写成“NVSwitch 就是 GPU 间硬件一致性交换机”。

回到 Helios。AMD 公开材料把封装内的 Infinity Fabric 用于 XCD 与 FCD 之间、CPU 与 GPU 之间，把机架 scale-up 称为 UALoE，但没有公开 UALoE 外部链路的具体协议实现。SemiAnalysis 等第三方分析判断，UALoE 底层跑的是 AMD 原来“Infinity Fabric over Ethernet”的内存语义协议，交换芯片用的是 Broadcom Tomahawk 6 这类通用以太网交换机 [SA1]。Tomahawk 6 是全球首款 102.4 Tbps 单芯片交换机，2026 年 3 月开始量产 [BRC]。

这些判断目前没有获得 AMD 官方确认，AMD 的口径始终是“UALink over Ethernet”这个说法 [ZHI2]。

把上面几层信息综合起来看，可以得到一个相对谨慎的判断。开放阵营内部确实存在实现路线的差异，UALink 联盟推的是“软件维护一致性加轻量交换机”的标准路线，AMD 在 Helios 上先用成熟的以太网交换生态把 72 GPU 域送出去，原生 UALink 交换机（Astera Labs、Marvell 等的产品）要到 2026 年底甚至 2027 年才能上量 [ZHI2]。至于 UALoE 这套过渡方案在通信延迟、协议开销、性能确定性上和原生 NVLink 差多少，公开数据还不够，要等第一批真实负载下的 MFU（模型算力利用率）数据。那个数字会比规格表上的 2.9 EFLOPS 诚实得多。

七、MI455X 和 Rubin 对量化模型的迎合和区别

把 MI455X 和它对标的 NVIDIA Rubin 放一起，两家对同一个性能瓶颈给出了不同的解法，这比单独看谁的字面算力高更有意思。

Rubin GPU 采用台积电 N3P 工艺，单卡 288 GB HBM4、22 TB/s 带宽，晶体管数 3360 亿，比 MI455X 的 3200 亿略多 [NV]。关于 FP4 算力有个容易被误读的口径问题。Rubin 宣传的 50 PFLOPS 是 NVFP4 含 2:4 稀疏性的数字，dense NVFP4 是 35 PFLOPS [TWH]；MI455X 的 40.26 PFLOPS 是 OCP MXFP4，不含稀疏 [AMD-WP]。两种格式还有个差异，NVFP4 用 16 元素块的缩放因子，MXFP4 用 32 元素块，前者在量化精度校准时更友好 [SA1]。所以直接拿 50 对 40.26 比较不够科学。

Rubin 这一代做了一组针对 MoE 推理的外科手术式改动 [NV]。

• Tensor Core 沿 K 维度吞吐翻倍，GEMM 的 K 循环迭代次数直接减半；
• activation sparsity 配合 adaptive compression 压缩 attention 中间结果；
• counted writes 降低 NVLink 同步开销；
• tile-level dependent launch 让前后依赖的 kernel 更细粒度重叠 [NV]。

这些瞄准的都是 all-to-all 通信之后 GPU 等待的空白区间和长上下文 attention 的中间结果爆炸。

MI455X 走的是另一条路。

• 同样是 attention 瓶颈，CDNA 5 用多播读取加 Broadcast Arbitrator，省掉 GEMM 里对 A 矩阵同一 tile 的冗余读取 [CCE]；
• 同样是计算效率，靠 Wave32 窄化、VGPR 扩展、矩阵单元重做，把单个 WGP 的低精度吞吐拉满 [AMD-WP]。

但 AMD 在 attention 稀疏化、softmax 硬加速这些 NVIDIA 重点投入的方向上，没有对应的公开架构特性披露。两家选择发力的技术点不同，折射的是对“下一个瓶颈在哪”的判断差异。

落到规格取舍上分歧更直接。

• MI455X 单卡 432 GB HBM4 比 Rubin 多 50%，带宽 23.3 对 22 TB/s 略高 [AMD-WP][NV]；
• 机架级 Helios 整架 2.9 EFLOPS FP4，Vera Rubin NVL72 是 3.6 EFLOPS；
• 整架 HBM 容量 AMD 31 TB，NVIDIA 20.7 TB [TWH]。

AMD 把容量堆到 432 GB，NVIDIA 把算力密度和原生互联做厚，两边走的是不同路线。AMD Performance Labs 给出的估算显示，在 Kimi K2 Thinking、32K 输入 8K 输出的建模条件下，Helios 吞吐比 Vera Rubin NVL72 高 10% 到 15%，每美元 token 多最多 30% [ZHI]。

需要说明的是这些数字来自 AMD 自家的性能建模和预估 GPU 小时价格，不是已交付量产系统的第三方实测。

目前可参考的第三方测试是 Signal65 在 7 月 21 日发布的那份，由 AMD 委托执行，测的是上一代 MI355X 对 B200，GPT-OSS-120B 上吞吐高 1.3 倍、每美元 token 多 2.15 倍 [SIG]。

MI455X 本身还没有独立的第三方机架级 benchmark。Rubin 采用台积电 N3P 工艺的说法来自媒体报道，NVIDIA 官方架构博客未明确披露具体节点。

八、ROCm 这两年的进步是真的，差距也是真的

硬件规格追到同一档之后，AMD 能不能把算力卖出去，最终看软件。评价 MI455X 的竞争力绕不开 ROCm 和 CUDA 的差距。

ROCm 这两年的进步速度是实打实的。发布节奏从过去每四到六个月一次加快到现在大约每六周一次 [ZHI]。ROCm 7.0 在 MI300X 上推理性能比 ROCm 6 提升 3.5 倍，训练有效浮点性能提升 3 倍 [ROC]。MI355X 在 MLPerf Inference v6.0（2026 年 4 月）的多节点推理上突破了 100 万 tokens/sec，这是 MLPerf 历史上第一次，Llama 2 70B 用 11 节点、gpt-oss-120b 用 12 节点，多节点扩展效率 97% 到 98% [MLP]。

这些数字都来自 AMD 和 ROCm 团队自己的发布与提交说明。

但 ROCm 追上 CUDA 还有距离。SemiAnalysis 指出 vLLM 和 SGLang 的维护者主要在 NVIDIA GPU 上开发，AMD 后端的测试通过率明显低于 NVIDIA [SA1]。AMD 在 MLPerf 提交里披露的具体优化手段也透露出这种差距的来源：用 GEAK 框架让 AI 自动调优 Triton attention kernel，拿到 8% 到 10% 的端到端加速；用 AMD Quark 做 MXFP4 量化；用 AITER 库的 ROCM_AITER_FA 把 prefill、extend、decode 三种 attention 分发到专用 kernel [MLP]。这套 GEAK、Quark、AITER 的工具链大量借助 AI 辅助来加速 kernel 优化，CUDA 经过十几年积累，在算子覆盖、调试工具、第三方库完整度上仍有结构性优势。ROCm 能不能以现在每六周一次的节奏继续收敛差距，决定了 MI455X 的硬件优势能不能在客户实际负载里兑现。

AMD 最近还推出了 ROCm.ai，用 AI 辅助 GPU 代码生成、迁移和优化，支持 Cursor、Claude、Codex 这些编程智能体 [QQ]。

九、Meta 减配背后的定制化代价

MI455X 发布前两天，SemiAnalysis 披露了一件让 AMD 尴尬的事 [SA2][TOM6]。Meta 向 AMD 定制的 MI450 架构加速器，把计算芯粒从 8 个砍到 4 个，HBM4 从 12 个 12-Hi 36GB 堆栈（432 GB）降级到 6 个 8-Hi 24GB 堆栈（144 GB），计算单元减半，显存只剩三分之一 [SA2]。背景是 Meta 基础设施团队为了推荐系统希望提高 CPU 对 GPU 的算力比，这和它当年在 GB200 上坚持定制 Ariel SKU 是同一个逻辑，那个决定让 Meta 的 TCO 比标准 GB200 NVL72 高 14% [SA2]。SemiAnalysis 把减配决策称为“灾难性”，因为减配后的 MI450 在 GenAI 工作负载上没法和 Rubin 竞争 [SA2]。这件事折射出超大规模客户定制化的一种代价：为了拿大客户订单 AMD 愿意配合定制，但过度定制会稀释产品定位。

十、OpenAI 拿到的芯片定义权

这一代另一个容易被低估的变量是 OpenAI 的深度介入。2025 年 10 月 AMD 和 OpenAI 签了多年期多代际合作，规模总计 6G瓦 AMD Instinct GPU 算力，首批 1 GW 基于 MI450 系列 [SUP]。作为交换，AMD 向 OpenAI 发行最多 1.6 亿股认股权证，行权价 0.01 美元一股 [SUP]。需要说明的是，认股权证按采购规模分批归属，还与 AMD 股价目标、OpenAI 技术和商业里程碑挂钩，不是 OpenAI 已经无条件持有 AMD 10% 股份。Meta 同时承诺最多 6 GW，Anthropic 2 GW [SUP]。

公开协议里双方分享技术专长、共同优化路线图。OpenAI 基于自身前沿大模型的真实算力需求，向 AMD 输入负载特性、显存容量、互联带宽、功耗效率的实际运行数据，这种深度合作在 OpenAI 和 NVIDIA 的关系里是得不到的。一家前沿模型公司深度参与芯片路线图，对 MI500 的优先级会有实质影响，推理吞吐和长上下文 attention 大概率会被放到比训练峰值算力更高的位置。

十一、MI500 会往哪里走

基于 AMD 公开路线图和已披露的技术趋势，可以对 MI500 做一些有依据的推断，但要把官方确认和第三方预测分开。

AMD 官方已确认 MI500 系列 2027 年发布，采用 CDNA 6 架构、更先进的 2nm 工艺、HBM4E 内存，配套机架 Helios 500 搭配 EPYC Verano 和 Pensando Como、Monza 网络芯片 [WCC][ZHI]。MI600 系列 2028 年发布，对应 Helios 600 和 EPYC Ferrara [ZHI]。CDNA 6、先进 2nm、HBM4E 是 AMD 在 CES 2026 的公开预告，属于计划规格，不能等同于量产参数。

scale-up 网络的走向是这一代的关键变量。SemiAnalysis 在 2025 年 6 月的第三方预测里判断，MI500 将引入原生 UALink，机架架构对应 UAL256，scale-up world size 达到 256 个物理或逻辑芯片 [SA1]。

这个 256 的数字目前没有得到 AMD 官方新闻稿确认，属于分析师路线图判断。

对照 NVIDIA 这边，2027 年下半年要出的 Vera Rubin Ultra NVL576，按 NVIDIA 2026 年 3 月的官方资料是 8 个 72-GPU 机架组成的 576 GPU 单一 NVLink 域 [NV]，单 GPU 配 1 TB HBM4e，整架 15 EFLOPS FP4。

此前流传的“NVL576 只有 144 GPU”的说法已经过时。

AMD 给 MI500 设定的公开目标是相对 MI300X 实现 1000 倍 AI 性能提升 [WCC]，比较口径并未公开，不能简单理解为单 GPU 同精度同软件栈下的 1000 倍。靠单卡算力堆叠达不到这个目标，必须靠机架级系统、scale-up 互联和软件栈协同，这也是 SemiAnalysis 推测 UALink 规模会大幅跳跃的依据。

共封装光学（CPO）是 MI500 的另一个变量。媒体报道 AMD 已经和格罗方德合作为 MI500 开发 MRM 共封装光学方案 [SUP]。SemiAnalysis 在 2026 年 6 月的判断是，整个行业 800VDC 电源架构和 CPO 规模化出货都要推迟到 2028 年之后 [SUP]，这意味着 MI500 这一代大概率还是过渡，电气架构的较大变化要等到 MI600。2027 年的格局是 AMD MI500 对 NVIDIA Rubin Ultra，两家的共同瓶颈都落在台积电 N2 和 CoWoS-L 产能上 [SUP]。

十二、算力卡的方向被谁引导

把 MI455X 放回整个算力卡市场，一个判断逐渐清晰：决定算力卡架构演进方向的已经从单卡峰值算力转向机架级系统的数据搬移效率。

训练侧最直观。前沿大模型参数规模远超单卡显存，张量并行、流水线并行、专家并行必须跨节点铺开，集合通信的带宽和延迟直接决定有效算力 [SUP]。NVIDIA 从 NVL72 到规划中的 NVL576，AMD 从 8 卡 UBB 跳到 Helios 的 72 卡再到 MI500 的 256 卡，逻辑完全一致 [SUP]。

推理侧的约束条件不同。decode 阶段每次生成一个 token 都要把模型权重从 HBM 全读一遍，算力再高也要等内存。Prefill 和 Decode 分离成了标配，KV Cache 在层内、层间、跨节点高频低延迟转移 [SUP]。MoE 让通信图动态化、细粒度化，要求网络支持多平面、动态负载均衡、包喷洒 [SUP]。所以 MI455X 堆了 432 GB HBM4、Rubin 上了 288 GB，两边不约而同地把 FP4 精度推到几十 PFLOPS，比的是谁能把等内存的时间压短。

Training LLMs with MXFP4 这篇论文展示了在配合随机舍入和 Hadamard 变换等方法的条件下，MXFP4 可以用于特定规模模型的训练 [A2]，这也是业界把原生 FP4 硬件算力推到几十 PFLOPS 的背景之一。

网络侧 scale-up 和 scale-out 正在分化成两个技术体系。Scale-up 要求内存语义、低延迟、高确定性，走 NVLink 或 UALink 这类专用 fabric；scale-out 走 Ultra Ethernet 或 RoCE [ZHI2]。

国产算力卡这边，据华为 2025 年全联接大会公布的官方路线图，Ascend 950DT（144 GB 自研 HBM、4 TB/s）计划 2026 年 Q4 量产，搭载 Da Vinci v5 架构，FP8 算力约 1 PFLOPS [SUP]。寒武纪思元 690 据公开报道做到 196 GB HBM3 和国产首款原生 FP8 [SUP]。中芯 N+2 工艺产能是这两家的硬约束，至于中国 AI 算力年需求和国产供给覆盖率，不同分析机构估算差异较大，此处仅作为量级参考 [SUP]。MI455X 这种 2nm 加 432 GB HBM4 加 CoWoS-L 的组合，国产卡短期内难以企及。

MI455X 是 AMD 第一次完整地讲出“系统级”这个故事的产品。这个故事讲得好不好，现在还看不出来。第一批真实负载的 MFU 数据出来之前，规格表上的 2.9 EFLOPS 只是个数字。去年 MI355X 的跨节点 all-to-all 被 NVLink 甩开 18 倍（SemiAnalysis 在特定拓扑和软件版本下的测算），今年 UALoE 填了多少这个坑，公开数据一个字都没有。台积电 N2 良率还在爬坡，CoWoS-L 的产线 NVIDIA、AMD、苹果三家一起争，这几个变量任凭哪个出现偏差，AMD 这次押注的系统级方案都会受到影响。规格本身决定不了胜负，最终要看交付到客户机房的机架数量和实测性能。

参考来源：

[AMD-WP] AMD CDNA 5 Architecture 白皮书：https://www.amd.com/content/dam/amd/en/documents/products/technologies/cdna/amd-cdna5-whitepaper.pdf

[AMD] AMD Instinct MI455X 官方规格页：AMD Instinct™ MI455X GPUs

[UAL] UALink 200G 1.0 白皮书：https://ualinkconsortium.org/wp-content/uploads/2025/08/UALink-1.0-White_Paper_CH.pdf

[NV] NVIDIA Rubin GPU 架构官方博客：https://developer.nvidia.com/blog/inside-nvidia-rubin-gpu-architecture-powering-the-era-of-agentic-ai/

[CCE] Chips and Cheese: AMD’s Instinct MI455X: Aiming for the Sun：AMD’s Instinct MI455X: Aiming for the Sun

[TWH] Tom’s Hardware: AMD takes the wraps off MI455X：https://www.tomshardware.com/pc-components/gpus/amd-takes-the-wraps-off-its-instinct-mi455x-ai-accelerator-cdna-5-and-helios-rack-scale-architecture-combine-to-take-the-fight-to-nvidia-in-the-data-center

[ZHI] 智东西（知乎）：全球首颗 2nm GPU 来了：全球首颗2nm GPU来了！苏姿丰甩出“最强AI机架”，CPU性能干翻英伟达

[ZHI2] 知乎（口袋AI）：AMD Helios 对比英伟达 NVL72：AMD Helios 对比英伟达 NVL72：规格追平，scale-up 差在哪

[ITH] IT之家：AMD 展示最强 AI 加速器 MI455X：AMD 展示最强 AI 加速器 MI455X：台积电 2nm 工艺、3200 亿晶体管、432GB HBM4

[QQ] 腾讯新闻：AMD挑战英伟达全栈壁垒｜一文读懂 AAI2026：https://new.qq.com/rain/a/20260724A03EL400

[SA1] SemiAnalysis: AMD Advancing AI: MI350X and MI400 UALoE72, MI500 UAL256：AMD Advancing AI: MI350X and MI400 UALoE72, MI500 UAL256

[SA2] SemiAnalysis: Meta’s Infrastructure Team Needs A Culture Reset：https://newsletter.semianalysis.com/p/metas-infrastructure-team-needs-a

[SIG] Signal65: AMD MI355X vs NVIDIA B200 Inference Evaluation：https://signal65.com/research/ai/amd-instinct-mi355x-vs-nvidia-b200-inference-evaluation/

[MLP] AMD Instinct GPUs MLPerf Inference v6.0 Submission（ROCm 博客）：https://rocm.blogs.amd.com/artificial-intelligence/mlperf-inference-v6.0/README.html

[ROC] ROCm 7.0 官方博客：https://rocm.blogs.amd.com/ecosystems-and-partners/rocm-7.0-blog/README.html

[ROC75] AMD ROCm 软件栈性能提升 75 倍：AMD ROCm软件栈性能激增75倍，挑战NVIDIA CUDA

[VLL] Beyond Porting: How vLLM Orchestrates High-Performance Inference on AMD ROCm：https://vllm.ai/blog/2026-02-27-rocm-attention-backend

[BRC] Broadcom Tomahawk 6 交换机：搭载全球首款102.4Tbps交换机芯片，博通 Tomahawk 6 正式出货-腾讯云开发者社区-腾讯云

[HBM] HBM4 三强规格对比：HBM4E样品交付战打响 SK海力士或提前至6月 三星已抢先一步

[N2] 台积电 N2 / CoWoS-L 产能与良率：https://m8.com.cn/article/tsmc-n2-2nm-cowos-l-2026-deep

[WCC] wccftech: AMD Helios AI Rack：Just a moment...

[TOM6] Tom’s Hardware: Meta custom AMD MI450 144GB HBM4：https://www.tomshardware.com/tech-industry/artificial-intelligence/meta-to-use-custom-amd-instinct-mi400-accelerators-with-144gb-of-hbm4-for-select-workloads-report-claims-could-dramatically-reduce-cost-at-the-expense-of-versatility

[GEN] GENZ TECH: AMD’s MI455X and Helios Take Direct Aim at Nvidia：AMD's MI455X and Helios Take Direct Aim at Nvidia, GENZ TECH

[SUP] 补充调研原始来源：

• 华为昇腾路线图（华为全联接大会 2025）：https://www.huawei.com/cn/news/2025/9/hc-xu-keynote-speech
• 寒武纪思元 690 规格（公开报道汇总）
• 集合通信与超节点需求：新华三《算力 40× vs 带宽 4× 木桶效应》等
• 台积电 N2 / CoWoS-L 产能：见 [N2]
• NVIDIA Vera Rubin Ultra NVL576（NVIDIA 官方 POD 架构博客）：https://developer.nvidia.com/blog/nvidia-vera-rubin-pod-seven-chips-five-rack-scale-systems-one-ai-supercomputer/
• AMD–OpenAI 战略合作（AMD 官方新闻稿 2025-10）：https://www.amd.com/en/newsroom/press-releases/2025-10-6-amd-and-openai-announce-strategic-partnership-to-d.html
• AMD AAI 2026 官方新闻稿（Helios 500/600、MI500/MI600 路线图）：AAI 2026: AMD為代理式AI時代提供全方位算力

学术文献：

[A1] Gabin Schieffer 等：On the Rise of AMD Matrix Cores（ISPASS 2024）：https://www.aminer.cn/pub/66975a3901d2a3fbfc009065

[A2] A. Tseng 等：Training LLMs with MXFP4（arXiv 2502.20586，cited 43）：https://arxiv.org/pdf/2502.20586

[A3] Song 等：Survey of Intra-Node GPU Interconnection in Scale-Up Network（MDPI Future Internet 17(12):537）：https://www.mdpi.com/1999-5903/17/12/537