如何看待苹果手机信息泄露，程度堪比马圣开源？
太劲爆了，作为一只电路狗，狠狠学习一波...
先从PMIC的TAS(顶层架构规范)说起，文档写得真细啊，一个TAS写了七百多页
23年七月第一版，24年九月发布2.1.0版本
来瞅一眼架构
好家伙，14个BUCK，20个LDO，6个LS，还带一个CP；但是，还塞了两个Cortex M23？干啥用的，再往下翻：
原来一个跑正常的逻辑，一个跑安全固件，难怪还选的M23(本来就带Arm TrustZone主打安全性)，东西做得再安全还是架不住猪队友(Tata)的魔法伤害啊...(看评论区有人问咋还用了俩带TrustZone的M23内核，个人猜测是PMIC需要走SPMI跟SOC通信，既然有通信就有可能被攻击、破解，并且M23还对外暴露了SWD接口，因此上了M23也算是再加一层防护吧；毕竟，苹果公司“还是比较注重安全”的哈哈哈哈......)
补两张详细的系统框图：
真的挺详细的，每一路电源需要的电容规格、数量、降额后的大小、LDO的PSRR、DCDC的不同Phase、电感要求、Load Line全都标注得很清楚...
另外还能看得出来，这颗PMIC所有BUCK/LDO的输入没有自己独立的Pin，是先过了一道VDD_MAIN，这里应该是做了一级保护吧，但是Cin并没有直接给到BUCK/LDO，苹果应该觉得从Vin抽载还好，加一级保护更重要一点吧...
再来看看BUCK的更详细规格呢
给P核的供电最大电流13.8A，好像还行？但是一看最大负载跳变率3000A/us，我丢，看来P核瞬时加载的时候对电源要求很高啊，电源完整性设计压力不小啊...另外P核供电还分了LP相跟HP相，LP相应该用的普通电感，平平无奇；HP相用的两个耦合电感，加起来四相，9.6M的开关频率，纹波应该压得很低并且瞬态响应非常好，毕竟3000A/us的负载跳变率在这...
(这里再补充一下，其实13A左右的电流倒是个很常规的数值，但是3000A/us的负载跳变率就属实很吓人了，我一开始也以为苹果是不是单位标错了，难道是mA/us，那样的话下面的GPU的负载跳变率就变成300mA/us了，这个又显得很不合理，所以这里大概率苹果没标错，就是A/us；那这样的话，简单反算一下，也就是说P核从轻载或者空载突然跳到重载的话，所需要的电流几个ns的时间就要供应上，而这个电流需要从on-die decap电容-封装/板级寄生电容-封装上的硅电容-板上SOC下方去耦电容-BUCK输出电容-BUCK自身来提供，所以我说这个对电源完整性设计压力很大；都说苹果系统响应快，这里应该也是硬件设计上的保障吧......)
再看看E核呢，就要轻松不少了，默认电压给得也低，最大负载电流只有一半，负载跳变率小了一个数量级。
GPU则是另一只电老虎，最大电流也到了13A，但是负载跳变率相比于P核也是小了一个数量级。
再来看看DRAM部分的供电呢，传闻这次苹果会上LPDDR6，但是目前我没找到JESD209-6，不是很清楚LPDDR6的供电要求；从BUCK4的MLB Name来看，应该是LPDDR的VDD2，比较奇怪的是默认1.05V，这不是LPDDR5的VDD2H电压么？但是没找到专门的VDD1 1.8V，难道是BUCK3跟其他部分合电用？另外也没找到VDDQ，再往下翻
噢，原来在LDO这里，LDO11默认电压0.5V，LPDDR的VDDQ，但是从这里还是没法判断用的LPD5还是D6呀；没关系，后面我们还有主板原理图交叉核对。
咦？发现一个错别字
还有die的信息：
Die Size 44.75平方毫米，快一半的SOC Die Size了，但是制程不一样...
东西太多了，各位自行去探索吧，文档接下去的内容包含封装、数字子系统、ADC、MCU子系统、安全子系统、遥测、模拟子系统、RTC、各路电源详细说明、DFT....
接下来我们来看另一个有意思的文档，苹果的A19 Pro的封装规格书，虽然是上一代的，文档也比较简单，但是挖一挖也能挖出点有意思的东西出来...
首先是PN对照表
因为没有各个筛片出来的Bin对应的说明所以就无法得知筛片分出的这些Bin到底是啥区别，但是肯定是有区别的，不然就不会分Bin了，也就是说各位手里的17P/PM/AIR都是A19 Pro但是还是有区别的；DRAM供应商还是御三家，三星、海力士、镁光；比较有意思的是最后几排单独列出来了是海力士无锡工厂的晶圆，这里难道跟其他海力士的还有差别？
下面是Package Ballout
可以看到2023年9月初就发布了第一版ballout，iPhone17系列2025年9月才发布，也就是说，在23年九月份的时候，A19 Pro的前端设计绝大部分模块应该已经freeze了，甚至后端应该已经给出了接近收敛的bump map了，果然，现在买到的手机的芯片差不多两年前就要设计好了...
看他们封装文件的后缀.mcm，设计工具应该是Cadence APD，但是我听说苹果的硬件原理图/PCB设计工具又是用的西门子的Siemens Xpedition？果然没有用Cadence全家桶或者Siemens全家桶，很符合苹果一贯的从不把所有鸡蛋放一个篮子的风格...
接下来是Package Outline：
能看到package底部各个硅电容的摆布，当然这个只能看个大概；左下角能清晰的看出POP封装叠叠乐的各层信息...
来吧各位，今天吃点硬菜，我们来瞅一眼iPhone 18P的主板原理图吧......
第一页就能挖出不少信息
右上角版本描述说明这是工程发布版本，也就是各种审核都走完了，可以下一步生产了，而日期是25年11月份，所以说去年年底，应该就开始试产小批量PCB了；而原理图同步日期则是5月份，也就是说其实原理图的大部分设计早在发布一年半前左右就差不多完成了。
再看具体内容呢，原理图一共88页，第一页是内容说明，二三页是BOM，当然不是详细的器件BOM哈，只是器件种类的说明，完整的BOM一般不会直接贴在原理图里面的，接下去的就是详细的每一页的电路图了。
这里随便挑一页简单看下：
像苹果这种，应该说很多外企大厂，原理图的器件位号一般是页码+序号，不是设计软件按顺序自增来的，所以看他们的原理图不要被什么C1021吓到了，不是说板上有上千颗电容，只是说这是第10页的第21颗电容而已。
这里可以看到，A20 Pro内部代号BORNEO，MCM封装，应该就是传闻的WMCM封装，之前我们看了A19 Pro的POP封装，就是叠叠乐的形式，SOC Die其实是夹在封装基板跟DRAM中间的，那SOC Die自己是发热大户，DRAM又是发热大户，POP封装就会严重影响SOC Die的散热，再加上苹果主板设计又把SOC夹在两层主板中间，好家伙debuff叠满；现在换成WMCM封装就是把DRAM跟SOC Die并排放，这样SOC不在夹心层，并且这次SOC终于挪到主板外面来了(在另一个文件能看到哈哈哈哈)，散热应该是有很大的改观的。
来简单看下具体电路，下面是USB部分，两对TX两对RX，带USB2.0的DP/DM，还有一对AUX，标准的USB TypeC设计，支持USB 3.x，带DP视频输出，这没啥好说的；上面SOC时钟源来自1612封装的24M无源晶振，SOC常规设计；在上面是DDR部分的240Ohm校准电阻，欸？？DDR01/23/45？？爆料不是说A20 Pro用了8颗DRAM颗粒，每颗1.5GB(12Gb)合起来12GB的容量吗？并且四颗拼成一组共96bit的位宽，赶紧翻到DRAM那一页去瞧瞧...
因为DDR是合封在SOC内部的，所以对外暴露出来的接口只有供电部分，供电部分分到了两页其中一页是DDR的VDD1供电，一般是1.8V，也是DDR颗粒的core电跟一部分模拟电
也难怪之前没找到这个VDD1的供电，原来是从LS来的
这一页是VDDQ跟VDD2，其中VDDQ应该是包含了DRAM颗粒的IO电以及SOC自己的IO电的，所以用了那么多Pin；
现在看来不妙啊，如果苹果的原理图没标错的话，那确实只用了6个DDR颗粒啊，单颗粒24bit位宽，三颗拼成一组，72bit位宽？单颗粒容量16Gb，6颗合起来总容量12GB？各种爆料真真假假，搞得我都不自信了......
未完待续......