Intel的Nova Lake CPU有哪些创新特性，大家怎么看？

APX 不过是追上了 aarch64 的寄存器数量, 虽然说 x86 变长指令集对 i-cache 比较友好, 但本质上也是拿解码和 uops cache 换的.

Windows portable C 全面兼容 APX 估计也要10年以上, 能吃上 APX 的性能提升说实话还有好几年的事情.

bLLC 是有希望能打 X3D 没错, 但消费级极限 3A 性能的市场规模真不够大就是, AMD 搞 X3D 一开始就是为了 HPC/Cloud 的一些场景.

i吹也是闹麻了, 还有 N2 SRAM 的「性能」都来了, SRAM 这玩意到 N3 密度就停滞了, N2 目测也没什么进步, 真造这么大谁买?

Ring Bus 比起 CCX 还是差很多, 不知道到时候延迟会搞成什么样子.

AVX10.2 也是老问题, 虽然搞定了不同宽度的兼容, 但 512bit 的 vector 就是太宽、太容易降频, 大多数人用不到还大大增加面积.

水果那套多发射 128bit NEON/SVE +独立的 AMX-SME 单元才是正解, 能主动分担 CoreML 部分层的计算需求, 硬件上二维寄存器也比 Vector 高效的多, 还不会产生降频和过分发热问题.

加上这代 Apple 10 GPU 把光追性能追上来, 然后 GPU 也有了矩阵加速, 还有各种 macOS 的生态优势, 统一内存的效率、性价比优势, 讲真 x86 多媒体/建模渲染工作站的市场是预期内的越来越小了...

等 Nova Lake 上市 N2 的 M6 系列都来了, 以及就祈祷千万不要延期和 OEM 整幺蛾子.

BTW 听说 Nova Lake 的大核搞了个12 Wide的超超宽架构, 但 Intel 的 P 核这代流水线到了 16-17 级(还是 uops cache路径), 一定程度上是为了这个超宽前端时序作出的妥协, 结果频率还是上不去, 这样的情况下一个分支预测 miss 的话会产生 200 条的指令损失. 作为对比其他大核架构大概只损失100-120条指令.

也就是说更长流水线带来的惩罚会吸走 12 宽解码带来的 IPC 提升, 搭配频率提升保守, 对本身就不适合冲高频的移动平台就是灾难.