Intel AMD多芯粒策略，谁更胜一筹？
2026 的消费级 X86 CPU 市场可以说是无聊透顶，除了去年年底发布的 Panther Lake 所留下的一点残温以外，实在是没什么大的水花。 至于 Arrow Lake Refresh，只能说是失望透顶，本以为 Intel 花了一年多时间应该能重新流片解决 Arrow Lake 上 Lion Cove 的硬性 Bug，不过现在看是完全没有什么动静。 不过这样也正好有了一些空间，去慢慢分析产品趋势，这篇文章就主要聊聊 Intel 的多芯粒（Chiplets）策略的变迁。 个人惯例广告求个公众号关注（weibo_mebiuw)。
AMD 的多芯粒策略：极致的成本控制
对比 AMD 在 Zen 2 时期就在高性能端 All in Chiplets，Intel 的 Chiplets 真是迟了太多。 这并不是 Intel 没有技术储备去做 AMD 那样的 Chiplets，相反 Intel 在互联的技术储备上一直“遥遥领先”，比 AMD 目前 Zen 5 MCM 封装更先进的 EMIB 技术已经出来很多年了。Intel 不那么早做 Chiplets，最大的原因是 Intel 和 AMD 在互联理念上的差异。
AMD 从 Zen 2 到 Zen 5 的胶水策略一直秉持着一个简单粗暴的原则，“成本”，采用最廉价的多芯片胶水技术（核心与核心之间直接在 CPU 基板上走线互联的 MCM 技术），尽可能多地复用一个 CPU Tile（Ryzen 和 EPYC 都用一样的 CPU 核心）、在 IOD 上用非常便宜的工艺。 哪怕是到了如今的 Zen 6，AMD 稍微升级了下 MCM 胶水技术（可能是走 RDL 重布线层），但依旧是没有上任何硅桥、硅片互联，IOD 也仍然停留在“上古 N6”节点。
AMD 的这个策略带来了极致的成本控制。 一方面同样的 CCD 一次设计后就可以横跨 EPYC 和 Ryzen 使用，不用再次设计和流片，只需要少量设计几个成本并不那么高的 IOD 核心即可。 我们可以实际对比下，比如当前一代桌面+非 Dense 服务器处理器，AMD 总共设计了一个 Zen 5 CCD，就可以覆盖 Ryzen 和 EPYC 的产品线。而 Intel 这边呢，Arrow Lake-S 桌面就至少两个 Compute Tile， Granite Rapids 那里也是 3-4 个，完全不在一个数量级上。
那么 AMD 这样做的代价是什么？ 其实总结起来就两点。 封装层面，AMD 因为封装策略较为初级，在互联密度、频率、功耗、灵活性上的控制存在缺憾，只适合 CPU-IOD 这种对于带宽要求没那么高的产品，理论上也更难控制延迟；而在芯片层面，则有一个非常重要的特性，就是 AMD 在物理上采用胶水连接，在逻辑上也采用胶水连接，这里我们下一章说。
Intel 的多芯粒策略：身体虽破碎，但魂不破碎
截至到目前已经上市的产品，无论是消费级处理器还是服务器处理器，Intel 的所有 Chiplets 产品都秉持着一个很重要的理念，就是保持严格的“逻辑上的单芯片 Monolithic”。 这是什么意思呢？也就是 Intel 目前的 Chiplets 产品是按照一个完整整体 SoC 去设计的，而 Chiplets 不过是物理上的实现形式而已。
这种逻辑芯片在 Xeon 上格外明显，Xeon 从四代 Sapphire Rapids 开始引入了胶水设计，但是无论哪一代的新 Xeon， 其实本质上所有核心都在一个统一大 Mesh 网络下聚合，而不是 AMD 那种按照每个 CCD 生硬切分的方式。Intel 的 128 核心就是 128 核心，而不是 8 核心*16 核心。
在消费级上这种逻辑单芯片的思想也是同样成立，只不过是另一种角度。 截至到 Panther Lake 为止，Intel 的消费级芯片的各类 Chiplet Tile 都没有和 AMD 一样 16 核心=2*8 核心这样的复用，只是单纯按照模块切分制造然后封装，主要 CPU 核心（专门的低功耗岛 LPE 除外）仍然维持统一的互联，不存在域的区分。
支撑 Intel 这种逻辑单芯片的背后技术就是 Intel 采用的更加高级的 2.75D EMIB 或者 3D （2.99D） Foveros 封装。无论是哪种封装，都能提供近似单一芯片上能做到的模块到模块的连接能力。也因此，Intel 能够非常轻松地将特别吃带宽的 GPU 单独分离出来（除了 Lunar Lake 外都有这个机制），并且几乎感受不到额外的功耗提升。
Intel 的 Chiplets 设计在技术上显然更高级，但这也是导致 Intel 迟迟不上 Chiplets 的原因。 但更高级的技术不代表什么都更好。 Intel 和 AMD 现有产品的 Chiplets 优缺点几乎正好相反，Intel 成本控制一般，AMD 连接密度一般。
Intel Chiplets 方案对于成本的主要有利因素在于：让制造大芯片变成制造小芯片，以及部分芯片可以选择便宜的工艺，而剩下的因素就很少了。 本来 Chiplets 的一个好处是可以通过复用芯片，降低不同产品的设计量。 但是 Intel 的初代方案里 Meteor Lake + Arrow Lake 中，昂贵 Tile 的复用率并不高，特别是 GPU 和 CPU。也就是到了最新的 Panther Lake 以后，Intel 才相对较好地复用了一些。 而你看 AMD 呢，一个 IOD 可以给 Ryzen DT/EPYC 全系列同插槽用两代，一代只需要一个 CCD（不同定位的 Zen 5c 这些不算）。 除此以外，Intel Chiplets 的方案还会有个很不利的封装成本因素。 EMIB 和 Foveros 都要额外光刻硅片，以及进行非常精细的封装，都会引入不小的成本。 特别是更加先进的 Foveros 封装，不但硅片消耗更大，且一种 Chiplets 就需要专门设计流片一种 Foveros Base Die。
未来：条条大路通罗马
二者优缺点正好相反，所以显然目前 AMD 和 Intel 的方案都不是最优解。 而事实上，AMD 和 Intel 在新一代的产品上都在向对方靠近。
AMD 从 Strix Halo 的初步尝试开始到刚刚发布的 Zen 6， 已经抛弃了用了多年的 MCM 封装，开始使用了更加高级的 2.5D 封装，大约是 2.5D 高性能 Fanout + RDL 重布线层，并且也在增加 CCD 内的核心数量，而不是单纯堆砌 CCD 数量。 属于在尽可能保留成本优势的前提下，解决了过去 MCM 封装性能差的问题。
Intel 的下一代 Xeon 7 Diamond Rapids 和 Core Ultra 400 Nova Lake，则选择打破大一统的“逻辑单芯片”，或者具体一点说就是放弃 CPU 聚合的统一性，CPU 核心之间明确出现了 NUMA 区域（之前的 Xeon 的 NUMA 更多是物理距离上导致的，不是设计上的必然）。 这也导致了一个有趣现象，Diamond Rapids 和 EPYC 7 Venice 表面看就是差不多的东西，两个 IOD 串联，一个 IOD 连接一半的核心。
Intel 的消费级 Nova Lake 也是同理，Nova Lake 会引入一个新版本，增加一倍核心就真的是直接 Copy Paste 一个 Tile 上去，不再需要设计两个 Compute Tile。 作为代价，也是和 AMD 一样，核心是 8P16E*2，而不是 16P32E 了。
总结
未来两家的 Chiplets 策略肯定还要持续迭代改进，但目前从物理上 Intel 的方案已经非常接近未来的形式，AMD 那边还完全没上硅片，APU 这种产品也不是完全胶水化。 Intel 现在缺点不是技术，而是思考如何充分利用好 Chiplets 的优势降低成本。 Intel 的 Tile 复用率虽然在慢慢提升，但是仍然没有 AMD 那种“非必要都要复用”的策略指导。
到最后，可能有人会质疑为什么不说 X3D? 严格来说，X3D 这东西（包含 Intel Clearwater Forest 的 3D 缓存）不能被直接纳入到 Chiplets 的考量之中， 真 X3D 垂直堆叠（SoIC）目前的作用停留在挂缓存而已，而我们说的 Chiplets 是在讨论不同模块的制造和互联。个人惯例广告求个公众号关注（weibo_mebiuw）。