杰理蓝牙音箱开发板AC696N上演示降本设计：时钟系统与省晶振方案设计

引言

做嵌入式开发的兄弟们都懂，BOM成本能抠一点是一点，尤其是蓝牙音箱、耳机这类量大价优的产品。今天咱就拿杰理AC696N开发板（还有同系列的AC6966B开发板）举个例子，聊聊怎么把外部晶振省掉——靠内部LRC时钟照样跑得稳，杰理蓝牙音频系列芯片开发里这个“省晶振”设计，值得顺手收进你的降本工具箱。

一、为啥要省晶振？

时钟是芯片运行的节拍器。JL杰理AC696N支持外部晶振和内部LRC时钟，后者不需要外挂24MHz晶振，能直接砍掉一颗物料和贴片成本。对于蓝牙音箱、IoT模块这类对频率精度不那么“洁癖”的场景，完全够用。

二、省晶振方案三步走

下面这三步照着做，基本就稳了：

1. 改程序配置 在代码里把时钟源选为LRC（内部低速RC振荡器），别让它还死盯着外部晶振。

1. 换uboot文件 在下载工具 download.bat 中，选择带 _lrc 的uboot文件，例如 uboot_lrc.boot。这一步很关键——uboot负责早期初始化，用它才能把外部晶振那条路彻底关掉。

1. 改配置文件 在 isd_config.ini 里加一行： PLL_SRC = LRC;

让PLL也吃LRC的时钟。

三、怎么验证切成功了？

简单粗暴：串口初始化之后，去读PLL_CON0寄存器的特定位。打印出来看看，如果对应的时钟源标志位显示来自LRC，那就恭喜——省晶振方案生效。

四、（可选）固定系统时钟频率

如果你的应用需要固定系统时钟频率（比如48MHz、96MHz），可以去clock_manager.c里动动手，把PLL的分频倍频系数改成你想要的。

不过一般默认LRC跑出来的频率已经能满足绝大多数蓝牙音频和IoT场景，没必要过度折腾。

总结

降本不降质，省掉一颗晶振，BOM上就能少几毛钱。尤其在做蓝牙音箱、耳机或IoT设备的兄弟们，杰理AC696N/AC6966B这套“省晶振”方案已经经过大量量产验证。理解并玩转时钟配置，不光能省钱，对产品性能和稳定性也是一次主动把控。下次画原理图，不妨试试把外部晶振位空出来——内部LRC也能扛活。